Flip Flop

Flip-flop ( elektronik )

Animasi interaktif SR latch ( R1 , R2 = 1 kΩ R3 , R4 = 10 kΩ ) .

Sebuah latch SR , dibangun dari sepasang lintas digabungkan NOR gerbang .

Dalam elektronik , sebuah flip-flop atau latch adalah sirkuit yang memiliki dua negara yang stabil dan dapat digunakan untuk menyimpan informasi negara . Sebuah flip-flop adalah multivibrator bistable . Rangkaian dapat dibuat untuk mengubah keadaan oleh sinyal diterapkan ke satu atau lebih input kontrol dan akan memiliki satu atau dua output . Ini adalah elemen penyimpanan dasar dalam logika sekuensial . Sandal jepit dan kait sebuah blok bangunan fundamental dari sistem digital elektronik yang digunakan dalam komputer , komunikasi , dan jenis lain dari sistem .

Sandal jepit dan kait digunakan sebagai elemen penyimpanan data . Penyimpanan data tersebut dapat digunakan untuk penyimpanan negara , dan sirkuit seperti dijelaskan logika assequential . Ketika digunakan dalam mesin terbatas- negara, output dan negara selanjutnya tidak hanya tergantung pada masukan saat ini , tetapi juga pada keadaan saat ini ( dan karenanya , masukan sebelumnya) . Hal ini juga dapat digunakan untuk menghitung pulsa , dan untuk sinkronisasi sinyal masukan variabel - waktunya untuk beberapa sinyal referensi waktu .

Sandal jepit dapat berupa sederhana ( transparan atau buram ) atau clock ( sinkron atau tepi-dipicu ) , . Yang sederhana biasanya disebut kait [ 1 ] Kata latch ini terutama digunakan untuk elemen penyimpanan , sedangkan perangkat clock digambarkan sebagai sandal jepit [ 2 ] latch adalah tingkat sensitif , sedangkan flip- flop tepi - sensitif . . Artinya, ketika gerendel diaktifkan menjadi transparan , sementara output flip flop hanya perubahan pada satu jenis ( positif atau negatif akan terjadi ) dari jam tepi .

Sejarah [sunting ]

Flip-flop skema dari Eccles dan Yordania paten yang diajukan tahun 1918, satu diangkat sebagai kaskade amplifier dengan jalur umpan balik yang positif , dan yang lainnya sebagai pasangan lintas digabungkan simetris

Elektronik pertama flip-flop diciptakan pada tahun 1918 oleh William Eccles dan FW Jordan [ 3 ] [ 4 ] Pada awalnya disebut memicu sirkuit Eccles - Yordan dan terdiri dari dua elemen aktif ( tabung vakum ) [ 5 ] sirkuit tersebut . . Dan versi mereka transistorized yang umum di komputer bahkan setelah pengenalan sirkuit terpadu , meskipun sandal jepit yang terbuat dari gerbang logika juga umum sekarang . [ 6 ] [ 7 ] Awal sandal jepit yang dikenal dengan berbagai sebagai pemicu sirkuit atau multivibrators .

Menurut PL Lindley , seorang insinyur JPL , jenis flip-flop dibahas di bawah ( RS , D , T , JK ) pertama kali dibahas dalam UCLA kursus 1954 pada desain komputer dengan Montgomery Phister , dan kemudian muncul dalam bukunya Logical Design Digital komputer [ 8 ] [ 9 ] Lindley pada waktu itu bekerja di Hughes Aircraft di bawah Dr Eldred Nelson , yang telah menciptakan istilah JK untuk flip-flop yang mengubah negara ketika kedua input berada di . . Nama-nama lain yang diciptakan oleh Phister . Mereka sedikit berbeda dari beberapa definisi yang diberikan di bawah ini. Lindley menjelaskan bahwa ia mendengar cerita dari JK flip-flop dari Dr Eldred Nelson , yang bertanggung jawab untuk coining istilah saat bekerja di Hughes Aircraft . Sandal jepit digunakan di Hughes pada saat itu semua jenis yang kemudian dikenal sebagai JK . Dalam merancang suatu sistem yang logis, Dr Nelson ditetapkan huruf dengan input flip-flop sebagai berikut : # 1 : A & B , # 2 : C & D , # 3 : E & F , # 4 : G & H , # 5 : J & K. Nelson menggunakan notasi " j - masukan " dan " k - masukan " dalam aplikasi paten yang diajukan pada tahun 1953 . [ 10 ]

Implementasi [sunting ]

Sebuah rangkaian flip-flop tradisional yang didasarkan pada bipolar junction transistor

Sandal jepit dapat berupa sederhana ( transparan atau asynchronous ) atau clock ( sinkron ) , . . Yang transparan umumnya disebut kait [ 1 ] Kata latch ini terutama digunakan untuk elemen penyimpanan , sedangkan perangkat clock digambarkan sebagai sandal jepit [ 2 ]

Sederhana sandal jepit dapat dibangun sekitar sepasang lintas digabungkan unsur pembalik : tabung vakum , transistor bipolar , transistor efek medan , inverter , dan gerbang logika pembalik semuanya telah digunakan dalam rangkaian praktis. Perangkat clock secara khusus dirancang untuk sistem sinkron; perangkat tersebut mengabaikan input mereka kecuali pada transisi dari sinyal clock khusus ( dikenal sebagai clocking , berdenyut , atau nyala ) . Clocking menyebabkan flip-flop baik mengubah atau mempertahankan sinyal output berdasarkan nilai-nilai sinyal masukan pada transisi . Beberapa sandal jepit perubahan output pada tepi terbit jam , yang lain di tepi jatuh .

Sejak tahap penguatan dasar adalah pembalik , dua tahap dapat dihubungkan dalam suksesi ( sebagai kaskade ) untuk membentuk dibutuhkan penguat non - pembalik . Dalam konfigurasi ini , masing-masing penguat dapat dianggap sebagai jaringan umpan balik pembalik aktif untuk penguat pembalik lainnya . Dengan demikian dua tahap yang terhubung dalam loop non-pembalik meskipun diagram rangkaian biasanya digambar sebagai sepasang lintas digabungkan simetris ( kedua gambar pada awalnya diperkenalkan dalam paten Eccles - Jordan ) .

Jenis flip-flop [sunting ]

Sandal jepit dapat dibagi menjadi jenis umum : SR ( " set - reset" ) , D ( " data" atau " delay " [ 11 ] ) , T ( " beralih " ) , dan jenis JK adalah yang umum . Perilaku jenis tertentu dapat dijelaskan oleh apa yang disebut persamaan karakteristik , yang berasal " berikutnya " ( yaitu , setelah pulsa clock berikutnya ) output, Qnext dalam hal sinyal input ( s ) dan / atau arus keluaran , .

Sederhana set - ulang kait [sunting ]

SR NOR latch [sunting ]

Sebuah latch SR , dibangun dari sepasang lintas digabungkan NOR gerbang ( gambar animasi ) . Merah dan hitam berarti logis '1 'dan '0' , masing-masing.

Bila menggunakan gerbang statis sebagai blok bangunan , kait paling mendasar adalah SR latch sederhana, dimana S dan R berdiri untuk set dan reset . Hal ini dapat dibangun dari sepasang lintas digabungkan NOR gerbang logika . Bit disimpan hadir pada output ditandai Q.

Sementara S dan R input keduanya rendah , umpan balik mempertahankan Q dan Q output dalam keadaan konstan , dengan Q komplemen dari Q. Jika S ( Set ) berdenyut tinggi sementara R ( Reset) diadakan rendah , maka output Q dipaksa tinggi , dan tetap tinggi ketika S kembali ke rendah , sama, jika R berdenyut tinggi sementara S diadakan rendah , maka output Q dipaksa rendah, dan tetap rendah ketika R kembali ke rendah.

SR latch operasi [ 12 ]

tabel karakteristik

tabel eksitasi

S R Qnext Action Q Qnext S R

0 0 Q terus negara 0 0 0 X

0 1 0 0 1 1 mereset 0

1 0 1 1 0 0 set 1

1 1 X tidak diperbolehkan 1 1 X 0

R = S = 1 kombinasi disebut kombinasi dibatasi atau dilarang karena keadaan , baik sebagai gerbang NOR maka output nol , rusak persamaan logis Q = tidak Q. Kombinasi ini juga patut di sirkuit di mana kedua input dapat pergi rendah secara bersamaan ( yaitu transisi fromrestricted untuk menjaga ) . Output akan mengunci pada 1 atau 0 tergantung pada hubungan waktu propagasi antara gerbang ( kondisi lomba ) .

Untuk mengatasi kombinasi terbatas , seseorang dapat menambahkan gerbang ke input yang akan dikonversi ( S , R ) = ( 1,1) ke salah satu kombinasi non - terbatas . Itu bisa :

• Q = 1 ( 1,0 ) - disebut sebagai S ( didominasi ) - latch

• Q = 0 ( 0,1 ) - disebut sebagai R ( didominasi ) - latch

Hal ini dilakukan di hampir setiap logic controller Programmable.

• Jauhkan negara ( 0,0) - disebut sebagai E - kait

Atau , kombinasi terbatas dapat dibuat untuk beralih output . Hasilnya adalah latch JK .

Karakteristik: Q + = + R R'Q 'S atau Q + = R'Q + S. [ 13 ]

SR NAND latch [sunting ]

Sebuah latch SR

Ini adalah model alternatif dari SR latch sederhana yang dibangun dengan NAND gerbang logika . Set dan Reset kini menjadi sinyal aktif rendah , dinotasikan S dan Rrespectively . Jika tidak , operasi identik dengan SR latch . Secara historis , SR - kait telah dominan meskipun ketidaknyamanan notasi input aktif-rendah . [ Rujukan? ]

Operasi latch SR

S R Aksi

0 0 kombinasi Dibatasi

0 1 Q = 1

1 0 Q = 0

1 1 Tidak Ada Perubahan

Simbol untuk latch SRNAND

JK latch [sunting ]

JK latch jauh lebih sering digunakan daripada JK flip-flop . JK latch berikut tabel negara berikut :

JK tabel kebenaran latch

J K Qnext Komentar

0 0 Q Tidak ada perubahan

0 1 0 Atur Ulang

1 0 1 Set

1 1 Q Beralih

Oleh karena itu , kait JK adalah latch SR yang dibuat untuk beralih output ketika melewati kombinasi terbatas 11 . Berbeda dengan JK flip-flop , masukan kombinasi 11 untuk latch SR tidak berguna karena tidak ada jam yang mengarahkan Toggling . [ 14 ]

Gated kait dan transparansi bersyarat [ sunting]

Kait dirancang untuk menjadi transparan . Artinya, perubahan sinyal input menyebabkan perubahan langsung dalam output , ketika beberapa transparan kait mengikuti satu sama lain , dengan menggunakan sinyal memungkinkan yang sama , sinyal dapat merambat melalui semuanya sekaligus. Atau , logika tambahan dapat ditambahkan ke gerendel transparan sederhana untuk membuat non - transparan atau buram ketika masukan lain (sebuah " enable " input) tidak menegaskan . Dengan mengikuti gerendel transparan - tinggi dengan transparan - rendah ( atau buram - tinggi ) kait , master - slave flip-flop diimplementasikan .

Gated SR latch [sunting ]

Sebuah SR gated latch diagram sirkuit dibangun dari gerbang NOR .

Sebuah SR latch sinkron (kadang-kadang clock SR flip-flop ) dapat dibuat dengan menambahkan tingkat kedua dari gerbang NAND ke SR latch terbalik ( atau tingkat kedua DAN gerbang ke SR latch langsung) . Gerbang ekstra lanjut membalikkan input sehingga SR latch sederhana menjadi SR latch gated ( dan SR latch sederhana akan berubah menjadi SR latch gated dengan mengaktifkan terbalik ) .

Dengan E tinggi ( mengaktifkan benar) , sinyal dapat melewati gerbang input ke kait enkapsulasi , semua kombinasi sinyal kecuali untuk ( 0,0) = tahan kemudian segera mereproduksi pada ( Q , Q ) output, yaitu kait transparan .

Dengan E rendah ( memungkinkan palsu ) latch ditutup ( buram ) dan tetap di negara bagian itu yang tersisa terakhir kali E adalah tinggi .

Mengaktifkan input kadang-kadang sinyal clock , tetapi lebih sering membaca atau menulis strobo .

Operasi latch SR Gated

E / C Aksi

0 Tidak ada tindakan ( menjaga negara )

1 Sama seperti non - clock SR latch

Simbol untuk SR latch gated

D latch Gated [sunting ]

Sebuah latch transparan tipe-D berdasarkan NAND latch SR

Sebuah latch D gated didasarkan pada NOR latch SR

Kait ini memanfaatkan fakta bahwa , dalam dua kombinasi input aktif ( 01 dan 10 ) dari SR latch gated , R adalah komplemen dari S. Tahap NAND masukan mengkonversi dua D masukan negara ( 0 dan 1 ) untuk kedua masukan kombinasi untuk latch SR berikutnya dengan membalik sinyal input data. Keadaan rendah dari sinyal memungkinkan menghasilkan aktif " 11 " kombinasi. Jadi gated D - latch dapat dianggap sebagai satu - masukan sinkron SR latch . Konfigurasi ini mencegah penerapan kombinasi masukan terbatas . Hal ini juga dikenal sebagai gerendel transparan , latch data, atau latch hanya berpagar . Ini memiliki input data dan mengaktifkan sinyal (kadang-kadang disebut jam , atau kontrol) . Para transparentcomes kata dari kenyataan bahwa , ketika mengaktifkan input aktif, sinyal merambat langsung melalui sirkuit , dari D masukan ke output Q.

Transparan kait biasanya digunakan sebagai port I / O atau dalam sistem asynchronous , atau di sinkron sistem dua fase ( sistem sinkron yang menggunakan jam dua fase ) , di mana dua kait beroperasi pada fase clock yang berbeda mencegah transparansi data seperti pada master - slave flip -flop .

Kait tersedia sebagai sirkuit terpadu , biasanya dengan beberapa kait per keping . Sebagai contoh, 74HC75 adalah gerendel transparan empat kali lipat dalam seri 7400 .

Gated D tabel kebenaran latch

E / C D Q Q Komentar

0 X Qprev Qprev Tidak ada perubahan

1 0 0 1 Atur Ulang

1 1 1 0 Set

Simbol untuk latch D gated

Tabel kebenaran menunjukkan bahwa ketika mengaktifkan / jam masukan adalah 0 , input D tidak berpengaruh pada output . Ketika E / C yang tinggi , output sama D.

Earle latch [sunting ]

Earle latch menggunakan input memungkinkan pelengkap : mengaktifkan aktif rendah ( E_L ) dan mengaktifkan aktif tinggi ( E_H )

Klasik desain latch gated memiliki beberapa karakteristik yang tidak diinginkan [ 15 ] Mereka membutuhkan logika dua rel atau inverter . . Propagasi input- ke -output bisa memakan waktu hingga tiga keterlambatan gerbang . Propagasi input- ke -output tidak konstan - beberapa output mengambil dua penundaan gerbang sementara yang lain mengambil tiga .

Desainer mencari alternatif . [ 16 ] Sebuah alternatif yang sukses adalah gerendel Earle . [ 17 ] Ini hanya membutuhkan masukan data tunggal , dan outputnya mengambil konstan dua penundaan gerbang . Selain itu, dua tingkat gerbang latch Earle dapat digabungkan dengan dua tingkat terakhir gerbang sirkuit mengemudi gerendel [ klarifikasi diperlukan ] Penggabungan fungsi latch dapat menerapkan kait tanpa penundaan gerbang tambahan . [ 15 ] .

The Earle latch adalah bahaya bebas . [ 18 ] Jika gerbang tengah NAND dihilangkan , maka satu mendapatkan kait terus polaritas , yang umum digunakan karena membutuhkan lebih sedikit logika . [ 18 ] [ 19 ] Namun, rentan terhadap bahaya logika . Sengaja skewing sinyal clock dapat menghindari bahaya . [ 19 ]

D flip-flop [sunting ]

D simbol flip-flop

D flip-flop digunakan secara luas. Hal ini juga dikenal sebagai data atau keterlambatan flip-flop .

D flip-flop menangkap nilai dari D - masukan pada bagian tertentu dari siklus jam (seperti tepi terbit jam ) . Bahwa nilai ditangkap menjadi output Q . Di lain waktu , output Q tidak berubah [ 20 ] [ rujukan? ] [ 21] D flip-flop dapat dilihat sebagai sel memori , memegang orde nol , atau delay line . .

Kebenaran tabel:

Jam D Qnext

Sisi kenaikan 0 0

Sisi kenaikan 1 1

Non-naiknya X Q

( ' X ' menandakan kondisi Jangan peduli , berarti sinyal tidak relevan )

Kebanyakan tipe-D sandal jepit di IC memiliki kemampuan untuk dipaksa ke set atau mengatur ulang negara ( yang mengabaikan D dan masukan jam ) , banyak seperti SR flip-flop . Biasanya , S ilegal = R = 1 kondisi diselesaikan dalam D -jenis sandal jepit . Dengan menetapkan S = R = 0 , flip -flop dapat digunakan sebagai dijelaskan di atas . Berikut ini adalah tabel kebenaran untuk orang lain S dan R kemungkinan konfigurasi :

input Output

S R D > Q Q '

0 1 X X 0 1

1 0 1 0 X X

1 1 X X 1 1

4 - bit serial -in , paralel -out ( SIPO ) register geser

Ini sandal jepit sangat berguna , karena mereka membentuk dasar untuk register geser , yang merupakan bagian penting dari banyak perangkat elektronik . Keuntungan dari D flip-flop atas tipe-D " latch transparan " adalah bahwa sinyal pada pin input D ditangkap saat flip - flop clock , dan perubahan berikutnya pada input D akan diabaikan sampai berikutnya acara jam . Pengecualian adalah bahwa beberapa sandal jepit memiliki " reset" sinyal input , yang akan mengatur ulang Q ( nol ) , dan mungkin baik asinkron atau sinkron dengan jam .

Di atas adalah sirkuit menggeser isi register ke kanan , satu posisi bit pada setiap transisi aktif jam. Input X digeser ke posisi bit paling kiri .

Klasik positif - tepi-dipicu D flip-flop [sunting ]

Sebuah positif - tepi-dipicu D flip-flop

Sirkuit ini [ 22 ] terdiri dari dua tahap dilaksanakan oleh SR NAND kait . Tahap input ( dua kait di sebelah kiri ) memproses sinyal clock dan data untuk memastikan sinyal input yang benar untuk tahap output ( kait tunggal di sebelah kanan ) . Jika jam rendah , baik sinyal output dari tahap input yang tinggi tanpa input data, kait output tidak terpengaruh dan menyimpan keadaan sebelumnya . Ketika sinyal clock berubah dari rendah ke tinggi , hanya satu dari tegangan output ( tergantung pada sinyal data) pergi rendah dan set / reset latch keluaran : jika D = 0 , output yang lebih rendah menjadi rendah , jika D = 1, Output atas menjadi rendah . Jika sinyal clock terus tinggal tinggi , output menjaga negara mereka terlepas dari masukan data dan memaksa kait keluaran untuk tinggal di negara yang sesuai sebagai masukan nol logis tetap aktif saat jam tinggi . Oleh karena itu peran latch output untuk menyimpan data hanya saat jam rendah .

Rangkaian ini terkait erat dengan kait D gated baik sebagai sirkuit mengkonversi dua D masukan negara ( 0 dan 1) untuk dua kombinasi input ( 01 dan 10 ) untuk output SR latch dengan membalik sinyal input data ( baik sirkuit membagi sinyal D tunggal dalam dua S komplementer dan sinyal R ) . Perbedaannya adalah bahwa dalam gated D latch sederhana NAND gerbang logika yang digunakan sementara di - positif tepi-dipicu D flip-flop SR NAND kait yang digunakan untuk tujuan ini . Peran ini kait adalah untuk " mengunci " output aktif memproduksi tegangan rendah ( nol logis) , sehingga positif - tepi-dipicu D flip-flop dapat dianggap sebagai latch D gated dengan masukan gerbang terkunci .

Master-slave tepi - dipicu D flip-flop [sunting ]

Sebuah master-budak D flip-flop dibuat dengan menghubungkan dua gated D kait dalam seri , dan pembalik input memungkinkan salah satu dari mereka . Hal ini disebut master-budak karena latch kedua dalam seri hanya perubahan dalam menanggapi perubahan pertama (master ) latch .

Sebuah master-budak D flip-flop . Menanggapi pada tepi jatuh mengaktifkan input (biasanya jam )

Sebuah pelaksanaan master - budak D flip-flop yang dipicu di tepi terbit jam

Untuk - tepi positif dipicu master-budak D flip-flop , ketika sinyal clock rendah ( logika 0 ) yang " mengaktifkan" dilihat oleh pertama atau " master" D latch ( sinyal clock terbalik ) yang tinggi ( logika 1 ) . Hal ini memungkinkan " master" latch untuk menyimpan nilai masukan ketika sinyal clock transisi dari rendah ke tinggi . Sebagai sinyal clock pergi tinggi (0 ke 1) terbalik " mengaktifkan " dari latch pertama pergi rendah ( 1-0 ) dan nilai terlihat di input ke kait master " dikunci " . Hampir bersamaan , dua kali terbalik " mengaktifkan " dari " budak " kedua atau D latch transisi dari rendah ke tinggi (0 ke 1) dengan sinyal clock . Hal ini memungkinkan sinyal yang ditangkap di tepi terbit jam oleh sekarang " dikunci " latch master untuk melewati " budak " latch . Ketika sinyal clock kembali ke rendah ( 1 sampai 0) , output dari " budak " latch " dikunci " , dan nilai terlihat di tepi terbit jam terakhir diadakan sedangkan " master" latch mulai menerima baru nilai dalam persiapan untuk naik tepi jam berikutnya .

Dengan menghapus inverter paling kiri di sirkuit di sisi , sebuah D- flip-flop yang lampunya di tepi jatuh dari sinyal clock dapat diperoleh . Ini memiliki tabel kebenaran seperti ini :

D Q > Qnext

0 X Jatuh 0

1 X Jatuh 1

Sebuah CMOS IC implementasi yang "benar fase tunggal tepi-dipicu flip-flop dengan reset "

Ujung- dipicu elemen penyimpanan dinamis D [sunting ]

Sebuah alternatif fungsional efisien untuk D flip-flop dapat dibuat dengan sirkuit dinamis ( di mana informasi disimpan dalam kapasitansi ) asalkan clock cukup sering , sedangkan tidak benar flip-flop , masih disebut flip-flop untuk peran fungsional . Sementara elemen master-slave D dipicu di tepi sebuah jam , komponennya masing-masing dipicu oleh tingkat jam . "Ujung - dipicu D flip-flop " , seperti yang disebut meskipun tidak benar flip-flop , tidak memiliki sifat tuan-budak .

Ujung- dipicu D flip - flop sering diimplementasikan dalam kecepatan tinggi operasi terpadu menggunakan logika dinamis. Ini berarti bahwa output digital disimpan pada perangkat kapasitansi parasit saat perangkat tidak transisi . Ini desain flip yang dinamis jepit juga memungkinkan sederhana ulang sejak operasi ulang dapat dilakukan dengan hanya pemakaian satu atau lebih node internal. Sebuah dinamis Berbagai flip-flop umum adalah benar fase tunggal jam ( TSPC ) Jenis yang melakukan operasi flip-flop dengan daya kecil dan pada kecepatan tinggi . Namun , dinamis sandal jepit biasanya tidak akan bekerja pada kecepatan clock statis atau rendah : dengan waktu yang cukup , jalur kebocoran dapat debit kapasitansi parasit cukup untuk menyebabkan flip-flop untuk memasuki negara tidak valid .

T flip-flop [sunting ]

Sebuah simbol sirkuit untuk T-jenis flip-flop

Jika input T adalah tinggi, T flip-flop negara perubahan ( " matikan " ) setiap kali input clock strobed . Jika input T rendah , flip -flop memegang nilai sebelumnya . Perilaku ini digambarkan oleh persamaan karakteristik :

  ( memperluas operator XOR )

dan dapat dijelaskan dalam tabel kebenaran :

T operasi flip-flop [ 23 ]

tabel karakteristik

tabel eksitasi

 komentar Komentar

0 0 0 negara terus (tidak ada CLK ) 0 0 0 Tidak ada perubahan

0 1 1 negara terus (tidak ada CLK ) 1 1 0 Tidak ada perubahan

1 0 1 0 1 1 beralih Pelengkap

1 1 0 1 0 1 beralih Pelengkap

Ketika T diadakan tinggi, beralih flip-flop membagi frekuensi clock oleh dua , yaitu , jika frekuensi clock 4 MHz , frekuensi output yang diperoleh dari flip-flop akan 2 MHz . Ini " bagi dengan " fitur memiliki aplikasi dalam berbagai jenis counter digital . AT flip-flop juga dapat dibangun menggunakan JK flip-flop (pin J & K yang terhubung bersama dan bertindak sebagai T ) atau D flip-flop (input T dan Qprevious terhubung ke input D melalui gerbang XOR ) .

JK flip-flop [sunting ]

Sebuah simbol sirkuit untuk JK positif - tepi-dipicu flip-flop

JK flip-flop timing diagram

JK flip-flop menambah perilaku dari SR flip-flop ( J = Set , K = ulang ) dengan menafsirkan S = R = 1 kondisi sebagai perintah "flip" atau beralih . Secara khusus , kombinasi J = 1 , K = 0 adalah perintah untuk mengatur flip-flop , kombinasi J = 0 , K = 1 adalah perintah untuk me-reset flip-flop , dan kombinasi J = K = 1 adalah perintah untuk mengaktifkan flip-flop , yaitu mengubah output untuk komplemen logis dari nilai saat ini . Mengatur J = K = 0 TIDAK menghasilkan D flip-flop , melainkan , akan terus kondisi saat ini . Untuk mensintesis D flip-flop , cukup menetapkan K sama dengan komplemen dari J. Demikian pula , untuk mensintesis T flip-flop , set K sama dengan J. Oleh karena itu JK flip - flop universal flip-flop , karena bisa dikonfigurasi untuk bekerja sebagai SR flip-flop , D flip-flop , atau T flip-flop .

Persamaan karakteristik dari JK flip-flop adalah :

dan tabel kebenaran yang sesuai adalah :

JK operasi flip-flop [ 23 ]

tabel karakteristik

tabel eksitasi

J K Komentar Qnext Q J K Komentar Qnext

0 0 terus negara Q 0 0 0 X Tidak Ada Perubahan

0 1 0 0 1 ulang X Set 1

1 0 1 1 set X 1 Atur Ulang 0

1 1 beralih Q 1 X 0 1 Tidak Ada Perubahan

Metastabilitas [sunting ]

Sandal jepit tunduk pada masalah yang disebut Metastabilitas , yang dapat terjadi ketika dua input , seperti data dan jam atau jam dan reset, berubah pada waktu yang sama . Bila order tidak jelas , dalam keterbatasan waktu yang tepat , hasilnya adalah bahwa output mungkin berperilaku tak terduga , mengambil banyak kali lebih lama dari biasanya untuk menyelesaikan satu negara atau yang lain , atau bahkan berosilasi beberapa kali sebelum menetap . Secara teoritis , waktu untuk menetap tidak dibatasi . Dalam sebuah sistem komputer , Metastabilitas ini dapat menyebabkan korupsi data atau program crash , jika negara tidak stabil sebelum sirkuit lain menggunakan nilainya , khususnya , jika dua jalur logis yang berbeda menggunakan output dari flip-flop , satu jalur bisa menafsirkannya sebagai 0 dan yang lainnya sebagai 1 saat itu belum memutuskan untuk keadaan stabil , menempatkan mesin dalam keadaan tidak konsisten . [ 24 ]

Pertimbangan waktu [sunting ]

Setup, terus , pemulihan, penghapusan kali [sunting ]

Flip-flop setup, terus dan jam -to -output parameter waktu

Waktu setup adalah jumlah waktu minimum sinyal data harus tetap stabil sebelum acara jam sehingga data yang andal sampel oleh jam . Hal ini berlaku untuk sinyal masukan sinkron ke flip-flop .

Terus waktu adalah jumlah waktu minimum sinyal data harus tetap stabil setelah acara jam sehingga data yang andal sampel . Hal ini berlaku untuk sinyal masukan sinkron ke flip-flop .

Sinyal sinkron ( seperti data ) harus tetap stabil dari waktu set-up dengan waktu penahanan , di mana kedua kali adalah relatif terhadap sinyal clock .

Waktu pemulihan adalah seperti waktu setup untuk port asynchronous (set , reset) . Ini adalah waktu yang tersedia antara sinyal asynchronous akan aktif dan jam tepi aktif .

Waktu penghapusan adalah seperti waktu penahanan untuk port asynchronous (set , reset) . Ini adalah waktu antara jam tepi aktif dan sinyal asynchronous akan aktif . [ 25 ]

Impuls pendek diterapkan pada input asynchronous (set , reset) tidak harus diterapkan sepenuhnya dalam periode pemulihan penghapusan , atau yang lain itu menjadi sepenuhnya dapat ditentukan apakah akan transisi flip-flop ke negara yang sesuai . Dalam kasus lain , di mana sinyal asynchronous hanya membuat satu transisi yang terjadi jatuh antara pemulihan / penghapusan waktu, akhirnya sinyal asynchronous akan diterapkan , tetapi dalam kasus itu juga mungkin bahwa sebuah kesalahan yang sangat singkat mungkin muncul pada output , tergantung pada sinyal input sinkron . Situasi kedua ini mungkin atau mungkin tidak memiliki signifikansi untuk desain sirkuit .

Set dan Reset (dan lainnya ) sinyal dapat berupa sinkron atau asinkron dan karenanya dapat dicirikan dengan baik Setup / Tahan atau Pemulihan / Penghapusan kali , dan sinkronisitas sangat tergantung pada desain TTL dari flip -flop .

Diferensiasi antara Setup / Tahan dan Pemulihan / Penghapusan kali sering diperlukan saat memverifikasi waktu sirkuit yang lebih besar karena sinyal asynchronous dapat ditemukan kurang penting daripada sinyal sinkron . Diferensiasi menawarkan desainer sirkuit kemampuan untuk menentukan kondisi verifikasi untuk jenis sinyal independen .

The Metastabilitas di sandal jepit dapat dihindari dengan memastikan bahwa data dan input kontrol diadakan berlaku dan konstan untuk periode tertentu sebelum dan sesudah pulsa clock , yang disebut waktu setup ( tsu ) dan waktu penahanan ( th ) masing-masing. Kali ini yang ditentukan dalam lembar data untuk perangkat , dan biasanya antara beberapa nanodetik dan beberapa ratus picoseconds untuk perangkat modern.

Sayangnya , itu tidak selalu mungkin untuk memenuhi setup dan terus kriteria , karena flip-flop dapat dihubungkan ke sinyal real-time yang dapat berubah sewaktu-waktu , di luar kendali desainer . Dalam hal ini , yang terbaik perancang dapat lakukan adalah untuk mengurangi kemungkinan kesalahan pada level tertentu , tergantung pada keandalan yang dibutuhkan dari sirkuit . Salah satu teknik untuk menekan Metastabilitas adalah untuk menghubungkan dua atau lebih sandal jepit di rantai, sehingga output dari masing-masing feed input data berikutnya , dan semua perangkat berbagi jam umum . Dengan metode ini , probabilitas dari peristiwa metastabil dapat dikurangi dengan nilai diabaikan , tetapi tidak pernah ke nol . Probabilitas Metastabilitas semakin dekat dan lebih dekat ke nol sebagai jumlah sandal jepit dihubungkan secara seri meningkat .

Jadi yang disebut metastabil -keras flip-flop yang tersedia, yang bekerja dengan mengurangi setup dan terus kali sebanyak mungkin , tapi bahkan ini tidak dapat menghilangkan masalah sama sekali . Hal ini karena Metastabilitas lebih dari hanya masalah desain sirkuit . Ketika transisi di jam dan data yang berdekatan dalam waktu, flip-flop dipaksa untuk memutuskan mana acara terjadi pertama . Namun cepat kita membuat perangkat , selalu ada kemungkinan bahwa peristiwa input akan begitu dekat bersama-sama sehingga tidak dapat mendeteksi mana yang terjadi terlebih dahulu . Oleh karena itu logis tidak mungkin untuk membangun sebuah sempurna metastabil -bukti flip-flop .

Delay propagasi [ sunting]

Nilai lain waktu penting bagi sebuah flip-flop adalah jam -ke output delay ( simbol umum dalam lembar data : tCO ) atau delay propagasi ( tP ) , yang merupakan waktu flip-flop diperlukan untuk mengubah output setelah jam tepi . Waktu untuk transisi tinggi ke rendah ( tPHL ) kadang-kadang berbeda dari waktu untuk transisi rendah ke tinggi ( tPLH ) .

Ketika Cascading sandal jepit yang berbagi jam yang sama ( seperti dalam sebuah register geser ) , penting untuk memastikan bahwa TCO dari sebelumnya flip-flop lebih panjang dari waktu penahanan ( th ) dari flip-flop berikut , sehingga data hadir pada masukan dari berhasil flip-flop benar " bergeser " setelah tepi aktif jam . Hubungan antara tCO dan th biasanya dijamin jika sandal jepit secara fisik identik . Selanjutnya , untuk operasi yang benar , mudah untuk memverifikasi bahwa periode jam harus lebih besar dari penjumlahan tsu th + .

Generalisasi [sunting ]

Sandal jepit dapat digeneralisasi dalam setidaknya dua cara : dengan membuat mereka 1 - dari - N bukannya 1 -of - 2 , dan dengan mengadaptasi mereka untuk logika dengan lebih dari dua negara . Dalam kasus-kasus khusus 1 -of - 3 encoding , atau logika terner multi-nilai , elemen-elemen ini dapat disebut sebagai flip- flap- jepit . [ 26 ]

Dalam konvensional flip-flop , tepat satu dari dua output komplementer tinggi . Ini dapat digeneralisasi untuk elemen memori dengan output N , tepat satu dari yang tinggi ( alternatif , di mana tepat satu dari N rendah ) . Output Oleh karena itu selalu ( masing-masing satu - dingin) representasi satu-panas . Konstruksi ini mirip dengan konvensional lintas ditambah flip-flop , setiap output , ketika tinggi, menghambat semua output lain [ 27 ] Atau , lebih atau kurang konvensional sandal jepit dapat digunakan , satu per output , dengan sirkuit tambahan . pastikan hanya satu pada suatu waktu bisa menjadi kenyataan . [ 28 ]

Generalisasi lain dari konvensional flip-flop adalah elemen memori untuk multi-nilai logika . Dalam hal ini elemen memori mempertahankan persis salah satu negara logika sampai control input menginduksi perubahan [ 29 ] Selain itu , beberapa jam bernilai juga dapat digunakan , yang mengarah ke kemungkinan transisi jam baru . [ 30 ] .